S pojavom tehnologije pakiranja 3D se je pojavil izraz "več kot Moore", ki odraža, da stopnja rasti gostote območnega vezja presega tradicionalno hitrost skaliranja IC, povezano z Moorovim zakonom. Na konferenci o avtomatizaciji oblikovanja, ki je letos potekala v Las Vegasu, so številni razstavni predmeti dobaviteljev predstavili edinstvene tehnologije pakiranja. Vendar pa napredna tehnologija pakiranja zahteva tudi ustrezne metodološke postopke, vključno z vsemi vidiki načrtovanja, izvedbe in analize (električnega ogrevanja). Imel sem priložnost razpravljati z Johnom Parkom, direktorjem oddelka za embalažo integriranih vezij in medplatformnimi rešitvami za upravljanje izdelkov pri Cadence, o procesnih zahtevah za te embalažne rešitve.
Razvrstitev: SoC, SiP in Chiplet
Tehnologija veččipnih modulov (MCM) obstaja že desetletja in se uporablja v zelo specifičnih visokozmogljivih računalniških, komunikacijskih in vesoljskih aplikacijah. Inženirski viri za razvoj fizičnih izvedb so precejšnji, precejšnja pa je tudi naložba v električno analizo sistemov za pakiranje čipov.
Povedal je tudi: »Sledila sta dva trenda. Razširjena silicijeva tehnologija Moorejevega zakona je uvedla arhitekturo sistema na čipu (SoC), ki vključuje IP-je iz več virov. Hkrati se signal in moč V/I šteje tudi za te module povečana uvedba tehnologije pakiranja 2.5D z uporabo interpolatorjev (ali substratov) je omogočila integracijo teh modulov z visokim številom pinov v celoten paket sistemske ravni (SiP), kar je povečalo možnosti za SiP. Tehnologija 3D pakiranja, ki uporablja navpično zložene kalupe, je bila uvedena šele pred kratkim, kar postavlja posebne zahteve za postopek EDA, od omejenega dostopa do preskusnih zatičev do različnih zahtev glede termičnega modeliranja.